home *** CD-ROM | disk | FTP | other *** search
/ Just Call Me Internet / Just Call Me Internet.iso / prog / atari / c / nos042_s / 8250.h next >
C/C++ Source or Header  |  1994-09-16  |  6KB  |  189 lines
  1. /* Various I/O definitions specific to asynch I/O on the IBM PC */
  2.  
  3. #ifndef    _8250_H
  4. #define    _8250_H
  5.  
  6. #ifndef    _MBUF_H
  7. #include "mbuf.h"
  8. #endif
  9.  
  10. #ifndef _PROC_H
  11. #include "proc.h"
  12. #endif
  13.  
  14. #ifndef    _IFACE_H
  15. #include "iface.h"
  16. #endif
  17.  
  18. /* Output pseudo-dma control structure */
  19. struct dma {
  20.     char *data;    /* current output pointer */
  21.     unsigned short cnt;    /* byte count remaining */
  22.     char flags;    /* transmitter active */
  23. };
  24.  
  25. /* Read fifo control structure */
  26. struct fifo {
  27.     char *buf;        /* Ring buffer */
  28.     unsigned bufsize;    /* Size of ring buffer */
  29.     char *wp;        /* Write pointer */
  30.     char *rp;        /* Read pointer */
  31.     unsigned short cnt;    /* count of characters in buffer */
  32.     unsigned short hiwat;    /* High water mark */
  33.     long overrun;        /* count of sw fifo buffer overruns */
  34. };
  35.  
  36. /* Asynch controller control block */
  37. struct asy {
  38.     struct iface *iface;
  39.     struct fifo fifo;
  40.     int trigchar;        /* Fifo trigger character */
  41.  
  42.     struct dma dma;
  43.     struct mbuf *sndq;    /* Transmit queue */
  44.  
  45.     struct proc *monitor;
  46.  
  47.     unsigned addr;        /* Base I/O address */
  48.     unsigned vec;        /* Interrupt vector */
  49.     long speed;        /* Line speed in bits per second */
  50.  
  51.     struct {        /* Previous configuration saved at startup */
  52.         INTERRUPT (*vec) __ARGS((void));
  53.                 /* Original interrupt vector [cs:pc] */
  54.         char mask;    /* 8259 mask */
  55.         char divh,divl;    /* baud rate divisor */
  56.         char lcr;    /* line control reg */
  57.         char ier;    /* Interrupt enable register */
  58.         char mcr;    /* modem control bits */
  59.         char msr;    /* modem status bits */
  60.     } save;
  61.  
  62.     char is_16550a;        /* 16550A detected */
  63.     char msr;
  64.  
  65. #define FOUND_DOWN    0x00
  66. #define FOUND_UP    0x01
  67. #define MOVED_DOWN    0x02
  68. #define MOVED_UP    0x03
  69. #define IGNORED     0x04
  70.         char dtr_usage;
  71.         char rts_usage;
  72.  
  73.     char cts_flow_control;
  74.     char rlsd_line_control;    /* RLSD indicates physical layer up/down */
  75.  
  76.     long fifotimeouts;    /* hw fifo character timeout int's */
  77.     long rxints;        /* receive interrupts */
  78.     long txints;        /* transmit interrupts */
  79.     long rxchar;        /* Received characters */
  80.     long overrun;        /* Receiver hardware overrun errors */
  81.     long txchar;        /* Transmitted characters */
  82.     long rxhiwat;        /* High water mark on hardware rx fifo */
  83.     long msint_count;    /* Count of modem status interrupts */
  84.     long txto;        /* Count of TX interrupt timeouts */
  85. };
  86.  
  87. extern int Nasy;        /* Actual number of asynch lines */
  88. extern struct asy Asy[];
  89. extern char *arg_dtr_0[];
  90.  
  91. #define    BAUDCLK    115200L        /* 1.8432 Mhz / 16 */
  92.  
  93. /* 8250 definitions */
  94. /* Control/status register offsets from base address */
  95. #define    THR    0        /* Transmitter holding register */
  96. #define    RBR    0        /* Receiver buffer register */
  97. #define    DLL    0        /* Divisor latch LSB */
  98. #define    DLM    1        /* Divisor latch MSB */
  99. #define    IER    1        /* Interrupt enable register */
  100. #define    IIR    2        /* Interrupt ident register */
  101. #define    FCR    2        /* FIFO control register (16550A only) */
  102. #define    LCR    3        /* Line control register */
  103. #define    MCR    4        /* Modem control register */
  104. #define    LSR    5        /* Line status register */
  105. #define    MSR    6        /* Modem status register */
  106.  
  107. /* 8250 Line Control Register */
  108. #define    LCR_5BITS    0x00    /* 5 bit words */
  109. #define    LCR_6BITS    0x01    /* 6 bit words */
  110. #define    LCR_7BITS    0x02    /* 7 bit words */
  111. #define    LCR_8BITS    0x03    /* 8 bit words */
  112. #define LCR_BIT_MASK    0x03    /* mask of bit size */
  113. #define    LCR_NSB        0x04    /* Number of stop bits */
  114. #define    LCR_PEN        0x08    /* Parity enable */
  115. #define    LCR_EPS        0x10    /* Even parity select */
  116. #define    LCR_SP        0x20    /* Stick parity */
  117. #define    LCR_SB        0x40    /* Set break */
  118. #define    LCR_DLAB    0x80    /* Divisor Latch Access Bit */
  119.  
  120. /* 8250 Line Status Register */
  121. #define    LSR_DR        0x01    /* Data ready */
  122. #define    LSR_OE        0x02    /* Overrun error */
  123. #define    LSR_PE        0x04    /* Parity error */
  124. #define    LSR_FE        0x08    /* Framing error */
  125. #define    LSR_BI        0x10    /* Break interrupt */
  126. #define LSR_THRE    0x20    /* Transmitter line holding register empty */
  127. #define LSR_TSRE    0x40    /* Transmitter shift register empty */
  128.  
  129. /* 8250 Interrupt Identification Register */
  130. #define    IIR_IP        0x01    /* 0 if interrupt pending */
  131.  
  132. #define    IIR_MSTAT    0x00    /* Modem status interrupt */
  133. #define    IIR_THRE    0x02    /* Transmitter holding register empty int */
  134. #define    IIR_RDA        0x04    /* Receiver data available interrupt */
  135. #define    IIR_RLS        0x06    /* Receiver Line Status interrupt */
  136. #define IIR_ID_MASK    0x06    /* Mask for interrupt ID */
  137.  
  138. #define IIR_FIFO_TIMEOUT 0x08    /* FIFO timeout interrupt pending - 16550A */
  139. #define IIR_FIFO_ENABLED 0xc0    /* FIFO enabled (FCR0,1 = 1) - 16550A only */
  140.  
  141.  
  142. /* 8250 interrupt enable register bits */
  143. #define    IER_DAV        0x01    /* Data available interrupt */
  144. #define    IER_TxE        0x02    /* Tx buffer empty interrupt */
  145. #define    IER_RLS        0x04    /* Receive line status interrupt */
  146. #define    IER_MS        0x08    /* Modem status interrupt */
  147.  
  148. /* 8250 Modem control register */
  149. #define    MCR_DTR        0x01    /* Data Terminal Ready */
  150. #define    MCR_RTS        0x02    /* Request to Send */
  151. #define    MCR_OUT1    0x04    /* Out 1 (not used) */
  152. #define    MCR_OUT2    0x08    /* Master interrupt enable (actually OUT 2) */
  153. #define    MCR_LOOP    0x10    /* Loopback test mode */
  154.  
  155. /* 8250 Modem Status Register */
  156. #define    MSR_DCTS    0x01    /* Delta Clear-to-Send */
  157. #define    MSR_DDSR    0x02    /* Delta Data Set Ready */
  158. #define    MSR_TERI    0x04    /* Trailing edge ring indicator */
  159. #define    MSR_DRLSD    0x08    /* Delta Rx Line Signal Detect */
  160. #define    MSR_CTS        0x10    /* Clear to send */
  161. #define    MSR_DSR        0x20    /* Data set ready */
  162. #define    MSR_RI        0x40    /* Ring indicator */
  163. #define MSR_RLSD    0x80    /* Rx line signal detect */
  164.  
  165. /* 16550A FIFO control register values */
  166. #define    FIFO_ENABLE    0x01    /* enable TX & RX fifo */
  167. #define    FIFO_CLR_RX    0x02    /* clear RX fifo */
  168. #define    FIFO_CLR_TX    0x04    /* clear TX fifo */
  169. #define    FIFO_START_DMA    0x08    /* enable TXRDY/RXRDY pin DMA handshake */
  170. #define FIFO_SIZE_1    0x00    /* RX fifo trigger levels */
  171. #define FIFO_SIZE_4    0x40
  172. #define FIFO_SIZE_8    0x80
  173. #define FIFO_SIZE_14    0xC0
  174. #define FIFO_SIZE_MASK    0xC0
  175.  
  176. #define FIFO_TRIGGER_LEVEL    FIFO_SIZE_4
  177. #define FIFO_SETUP    (FIFO_ENABLE|FIFO_CLR_RX|FIFO_CLR_TX|FIFO_TRIGGER_LEVEL)
  178.  
  179. #define OUTPUT_FIFO_SIZE    16
  180.  
  181. /* In asyvec.asm: */
  182. INTERRUPT asy0vec __ARGS((void));
  183. INTERRUPT asy1vec __ARGS((void));
  184. INTERRUPT asy2vec __ARGS((void));
  185. INTERRUPT asy3vec __ARGS((void));
  186. INTERRUPT asy4vec __ARGS((void));
  187.  
  188. #endif    /* _8250_H */
  189.